전자회로 실무 / 기판·외함 접촉

에지 도금(edge plating)은 외함에 닿을 면과 마스크 개구(solder mask opening)를 함께 지정합니다

기판 가장자리를 통해 접지 동박과 금속 외함을 연결하려면 에지 도금(edge plating)이 실제 접촉면까지 이어져야 합니다. 도금이 있어도 맞닿을 면을 솔더마스크(solder mask)가 덮으면 그 연결이 막힙니다. 도금 영역·노출할 접촉면·절연할 동박을 구분해 제조 도면과 실제 조립 상태를 확인하겠습니다.

먼저 알아둘 용어

에지 도금(edge plating) — 기판 가장자리에 금속 연결을 형성하는 공정입니다. 실제 외함 접촉 구간, 연결할 동박과 떨어뜨릴 동박을 각각 구분해야 합니다.

마스크(mask) 후퇴량·동박 이격 — 마스크 후퇴량은 접촉 영역을 노출하기 위해 보호막의 경계를 접촉면에서 뒤로 물려 놓는 거리입니다. 동박 이격은 연결하지 않을 동박과 도금 사이 거리로 서로 다른 치수입니다.

보드 가장자리 도금·내층 구리의 이격·외함 접촉을 같은 단면에 표시했습니다.
보드 가장자리 도금·내층 구리의 이격·외함 접촉을 같은 단면에 표시했습니다. · 클릭하면 확대됩니다.

도금 구간과 실제 접촉 구간을 나눕니다

도금할 가장자리와 외함이 실제로 닿는 면을 표시합니다. 전체 도금 영역이 모두 접촉면인 것은 아니며 모든 에지(edge)를 노출할 필요가 있는 것도 아닙니다. 연결하려는 접지 동박과 절연하려는 다른 동박을 구분합니다.

측면 도금이 앞면과 뒷면의 구리까지 이어지는 구조라면 두 면에서 연결할 넷을 각각 표시합니다. 내부층도 해당 가장자리에 닿는지 확인하고, 도금에 연결할 구리와 절연해야 할 다른 전원·신호 구리를 층별로 대조합니다. 측면의 금속이 연속돼 보인다는 이유만으로 모든 층이 같은 접지라고 판단하지 않습니다. 최종 제조 데이터와 검사 항목에서 의도한 층간 연결과 의도하지 않은 단락을 구별합니다.

초기 제조 도면으로 해당 구조가 실제 가공 가능한지 확인합니다. 에지 장착 커넥터의 자리와 조립 경로를 포함하여 도금 구조가 몸체·접점의 안착을 방해하지 않는지 봅니다.

서로 다른 간격을 하나의 에지 여유로 합치지 않습니다

비연결 동박과 도금 사이의 이격, 마스크를 물려 접촉면을 드러내는 후퇴량을 각각 지정합니다. 의도적으로 도금과 연결할 동박까지 같은 이격 규칙을 적용하지 않습니다. 재료·도금 공정·정합과 치수 공차에 맞춰 실제 제조 조건을 확정합니다.

완성 조립 상태의 접촉을 확인합니다

최종 마스크 데이터와 도금 구간을 대조하고 실제 완성품에서 접촉면이 노출되는지 확인합니다. 외함과 커넥터를 조립했을 때 의도한 위치가 닿는지, 다른 영역이 간섭하지 않는지 점검합니다. 연결 상태와 필요한 고주파 성능은 해당 제품 조건으로 검증합니다. 도금이 있는지 검사한 결과와 접촉 기능을 확인한 결과를 나눠 기록합니다.

작업 순서를 다시 확인합니다

에지 도금은 외함에 닿을 면과 마스크 개구를 함께 지정합니다 — 설명용 도해
에지 도금은 외함에 닿을 면과 마스크 개구를 함께 지정합니다 — 설명용 도해 · 클릭하면 확대됩니다.

에지 도금 구간에서는 비아와 가공 경로를 함께 표시합니다

에지 도금이 필요한 구간, 외곽 라우팅 경로, 근처 비아의 구멍·패드와 넷을 같은 제조 도면에 표시합니다. 의도한 반홀 접속인지, 가공 중 손상되면 안 되는 일반 비아인지도 구분합니다. Eurocircuits의 보드 가장자리 설명은 반홀과 에지 도금을 별도 공정 조건으로 다루며, 에지 도금에 앞선 외곽 가공과 패널 고정 구간의 필요를 설명합니다.

완성 외곽 기준 거리와 공구 경로·제조 공차를 구별해 실제 업체에 가능 여부를 확인합니다. 다른 카드의 비아 이격 숫자를 모든 에지 도금에 공통인 값으로 쓰지 않습니다. 이 검사는 앞의 하우징 접촉창·마스크 노출·연결 넷 검사와 별개이며 모두 최종 출력 데이터에서 맞아야 합니다.

English summary. Mark the plated edge, routing path and nearby via holes, pads and nets together. Distinguish intended castellations from ordinary vias and confirm the actual process tolerances rather than importing a universal setback.