CHAPTER 07
7. 실측, register trace와 Linux log를 하나의 사건으로 합친다
유용한 bring-up 보고서는 scope 캡처, PHY status, DWC register, AER, Linux log가 같은 boot ID와 시간축을 공유합니다. 성공/실패 스크린샷을 나열하는 대신 처음 달라진 checkpoint를 자동으로 찾을 수 있는 형식으로 저장합니다.
장비와 software evidence의 역할
| 증거 | 확정할 수 있는 것 | 확정할 수 없는 것 | 추천 저장 형식 |
|---|---|---|---|
| Oscilloscope | rail, REFCLK, PERST# timing/swing | LTSSM/TLP 의미 | 원본 waveform + annotated PNG |
| TDR/VNA | impedance, insertion/return loss | runtime protocol state | S-parameter와 board revision |
| Protocol analyzer | TS/DLLP/TLP/AER 사건 | SoC 내부 AXI/IOMMU 상태 | trace + timestamp bookmark |
| PHY eye/BER | lane analog margin과 error | Configuration routing | lane/temp/rate별 CSV |
| DWC register trace | LTSSM, target/current link 정책 | board analog waveform | timestamped raw hex CSV |
| Linux dynamic debug | 함수 순서와 반환값 | signal integrity 자체 | boot ID 포함 text log |
| ftrace/tracepoint | driver와 IRQ/DMA 시간 관계 | PHY analog 원인 | trace-cmd/perf data |
| AER counter | protocol error 분류와 증가량 | 근본 물리 원인 단독 확정 | test 전후 delta |
처음 실패 경계를 찾는 판정표
| 관측 | PHY | LTSSM | Config | 우선 결론 | 다음 측정 |
|---|---|---|---|---|---|
| DBI도 읽히지 않음 | 미확정 | 미확정 | 불가 | core clock/reset/address bank | DBI ID/reset value와 bus fault |
| PHY PLL lock, Detect 고정 | 부분 통과 | Detect | 불가 | receiver detect/PERST#/lane | lane별 detect와 endpoint pin |
| Polling 반복 | Tx/Rx 동작 | Polling | 불가 | TS lock/clock/SI/lane map | block lock, TS decode, analyzer |
| Recovery.Equalization 반복 | 기본 path 통과 | Recovery | 불가 또는 불안정 | Gen3+ margin/preset | Gen1 비교, lane별 FOM |
| L0, Vendor ID 0xffff | 통과 | L0 | 실패 | CFG iATU/BDF/routing | Config TLP와 iATU dump |
| Vendor ID 정상, BAR all-ones | 통과 | L0 | 부분 통과 | resource/decode/power | Command/BAR/bridge window |
| DMA에서만 AER | 통과 | L0 | 통과 | address/IOMMU/transaction | Requester ID, IOVA, AER |
| L1SS 복귀에서만 실패 | 초기 통과 | PM 복귀 | 이전엔 통과 | refclock/wake/ASPM | CLKREQ#, PHY wake latency |
REFCLK 구조를 테스트 조건에 포함한다
Common clock은 양쪽 포트가 공통 기준 클록을 사용한다. SRNS는 분리 REFCLK에 SSC가 없는 구조, SRIS는 분리 REFCLK에 독립 SSC를 사용하는 구조다. 양쪽 포트·보드·폼팩터가 실제로 지원하는 모드와 설정을 먼저 확인한다. PCI-SIG의 2013 SRIS ECN 개요는 독립 SSC에 따른 SKP 요구 변경과 해당 구조의 L0s 미지원을 명시한다. 이를 근거로 모든 포트가 SRIS를 지원한다고 결론 내릴 수는 없다.
지원되는 비교 구성에서는 보드·속도·폭·온도를 맞추고 LTSSM 이력, SKP·elastic 상태, PHY lock과 AER 증가량을 같은 조건으로 수집한다. 독립 SSC는 수신 측 클록 편차 처리 요구를 더 크게 할 수 있지만, Polling·Recovery 반복이나 equalization 실패를 SRIS의 필연적 결과로 보지 않는다. 클록 오차 보상과 lane 정렬을 구분하고, 첫 실패 사건을 preset·FOM·BER 검증과 대조한다.
Intel 600 Series PCH 문서처럼 SRIS를 특정 커넥터와 정적 설정에 한정하는 구현도 있다. 그 문서의 편차·지연 값이나 지원 제한을 다른 장치의 규칙으로 복사하지 않는다. 공유 자료인 Deepak Kumar Lnu의 클록 모드 설명은 검증 가설의 출발점이며 실측 결과가 아니다. 저전력에서만 문제가 생기면 L1.2 추가 복귀 지연도 따로 확인한다.
실제 검증 절차
| 순서 | 실행 | 남길 증거 | 판정 목적 |
|---|---|---|---|
| 1 | boot마다 board revision, silicon revision, DWC/PHY version, kernel commit와 DT hash를 기록합니다. | 재현 환경이 한 행으로 식별 | 서로 다른 조건의 log 혼합 방지 |
| 2 | scope trigger 기준 사건을 PERST# deassert 또는 LTSSM enable로 고정합니다. | hardware/software timestamp offset 계산 | 파형과 log를 같은 시간축에 배치 |
| 3 | 성공 10회와 실패 10회의 transition/counter를 diff합니다. | 항상 먼저 달라지는 field | 마지막 timeout log 대신 첫 원인 후보 |
| 4 | 수정 후 동일 조건과 횟수로 재시험하고 AER delta까지 비교합니다. | 성공률뿐 아니라 error margin 개선 | 우연한 단발 성공 배제 |
주의Linux에서 'link up' 한 줄이 출력됐다고 해서 PHY margin, Data Link 안정성, Configuration routing, DMA와 power-management 복귀까지 검증된 것은 아닙니다.
SKP 관측은 실제 인코딩과 클록 조건부터 고정합니다
Gen6 지원 장치라는 이름만으로 현재 링크가 PAM4나 FLIT 모드라고 판정하지 않습니다. 실제 협상 속도·폭, 인코딩, FLIT 모드, Common Clock·SRNS·SRIS와 SSC 조건을 먼저 기록합니다. 8 GT/s의 128b/130b SKP 설명을 64·128 GT/s의 1b/1b 구간까지 같은 주기로 확장하지 않습니다. SRNS도 별도 클록의 차이를 처리해야 하므로 SSC가 없다는 사실만으로 SKP가 불필요해지지 않습니다.
L0p의 폭 전환과 SKP 경계는 관련되지만, EIOS가 항상 SKP를 대신한다는 규칙으로 단순화할 수 없습니다. PCI-SIG의 L0p 개념 설명과 Synopsys의 인코딩·클록별 검증 예를 출발점으로 삼고, 실제 설계의 규격 버전과 IP가 노출하는 상태를 대조합니다. 초기 설명 자료를 모든 최종 상태 전이의 규정으로 대신하지 않습니다.
관측 가능한 경우 SKP·SDS·EIOS·EIEOS, LTSSM, lane별 상태와 elastic-buffer 이벤트를 같은 시간축에 놓습니다. 소프트웨어에 노출되지 않는 내부 상태를 AER 로그만으로 복원했다고 하지 않습니다. VIP의 오류 주입·폭 전환 성공은 해당 시뮬레이션 조건의 증거이며 실제 보드의 신호 품질이나 모든 클록 조합의 통과 증거가 아닙니다.
PHY·FEC·재전송·응용 결과를 한 카운터로 합치지 않습니다
Gen6의 64 GT/s PAM4와 256-byte FLIT에서는 Link Up만으로 부하 중 오류 여유를 확인할 수 없습니다. 같은 보드·채널·retimer 구성과 양쪽 포트의 버전, 속도·폭·FLIT 모드, REFCLK·SSC, 온도·전압·트래픽 패턴을 기록한 뒤 관측 결과를 비교합니다. Retimer가 반드시 필요한 구성이라거나 임의 횟수의 반복이 모든 제품의 합격 기준이라는 뜻은 아닙니다.
PHY lane 오류, FEC 정정, CRC 실패와 replay, AER, 응용의 처리량·지연은 서로 다른 관측 지점입니다. 정정된 오류가 모두 AER에 나타나거나, AER가 조용하면 PHY 오류도 없었다고 가정하지 않습니다. 실제 장치가 제공하는 카운터만 사용하고 제공하지 않는 값은 미확인으로 남깁니다. 누적값의 차이를 볼 때도 리셋·링크 재훈련과 측정 구간을 맞춥니다.
PCI-SIG FEC 설명의 설계 목표를 특정 IP의 전체 지연 보증으로 옮기지 않습니다. FEC 정정 지연, 재전송 지연과 애플리케이션 지연을 구별해야 합니다. 검증용 VIP·testbench에서 오류를 주입한 결과도 같은 조건과 기대 상태 전이를 적어야 의미가 있습니다. 여기서는 하드웨어 시험이나 오류 주입을 실행하지 않았습니다.
English summary. Pin the negotiated encoding, clock architecture and transition state. Correlate exposed PHY, FEC, CRC/replay and software observations without treating AER silence or Link Up as a measured channel-margin guarantee.
공개적으로 다시 확인할 수 있는 자료
공개되지 않은 제조사 레지스터나 제품별 오프셋은 추측하지 않았습니다. 아래의 제조사 자료, 아키텍처 문서, Linux v6.18.37 원본으로 확인할 수 있는 내용만 다뤘습니다.
Synopsys PCIe 5.0 complete solution
Controller, PHY, verification IP가 별도 구성요소이며 PIPE 5.x와 SerDes architecture를 지원한다는 공개 제품 범위
Synopsys PCIe 5.0 PHY
PHY가 담당하는 SerDes, equalization, lane margining과 진단 기능의 공개 범위
Synopsys PIPE 5.1 SerDes architecture
기존 PIPE와 SerDes architecture에서 PCS 책임이 이동하는 이유
Linux v6.18.37 DWC header
DWC Port Logic, link debug, iATU와 eDMA 공개 register offset
Linux DWC Devicetree binding
clock, reset, PHY, lane, speed와 DWC resource description
같은 링크라도 eye를 본 위치가 다르면 결과가 다릅니다
외부 계측기로 본 보드 핀의 파형과 수신기 내부 equalizer 뒤의 eye는 같은 측정면이 아닙니다. AMD AM002의 GTY/GTYP RX margin 설명은 외부 eye가 닫혀 보여도 내부 equalization 뒤에는 열릴 수 있음을 설명합니다. 반대로 외부 파형이 보기 좋다고 Configuration·DMA와 오류 복구까지 정상인 것은 아닙니다.
같은 문서의 통계적 eye scan은 기준 데이터 샘플러와 수평·수직 위치를 옮긴 샘플러의 불일치를 세어 eye 안의 오류 비율 분포를 추정합니다. 이미 알고 있는 송신 패턴과 수신 비트를 직접 비교하는 PRBS 오류 시험과 측정 정의가 다릅니다. 'BER'라는 표제만 보고 두 시험의 분모·오류 정의·관찰 시간을 같다고 놓지 않습니다.
모든 트랜시버 도구가 같은 지표를 제공하지도 않습니다. Vivado 2022.2 UG936의 PS-GTR 흐름은 사용자 데이터 eye scan을 지원하지만 bit/error count가 없어 BER을 제공하지 않는다고 명시합니다. 이 제한을 GTY 전체나 다른 버전의 공통 규칙으로 확대하지 않습니다.
기록에는 보드·PHY·도구 버전, lane·속도·패턴·온도, preset·equalizer 설정, 외부 프로브 위치 또는 내부 측정점, 관찰 시간과 가능한 표본·오류 수를 넣습니다. 같은 실행의 LTSSM 이력과 AER 증가량을 연결하고 서로 다른 설정의 그림을 성공/실패 쌍으로 섞지 않습니다. 이 절은 측정 해석의 기준이며, 실제 계측·BER 시험·규격 적합성 인증을 수행한 결과가 아닙니다.
English summary. State whether an eye is measured at an external probe point or after receiver equalization. Statistical sampler disagreement and a known-pattern error test are different measurements. The cited 2022.2 PS-GTR flow does not provide BER; do not generalize its limitation to every transceiver.