먼저 알아둘 용어
NMOS 패스 소자: N채널 MOS 트랜지스터를 신호 전달용 스위치로 쓰는 구성입니다. 게이트의 제어 상태에 따라 두 신호 단자 사이로 전하가 이동합니다.
게이트·소스와 VGS: 게이트는 통로를 제어하는 단자이고, VGS는 게이트 전압에서 소스 전압을 뺀 값입니다. 출력 쪽 소스 전압이 올라가면 같은 게이트 전압에서도 VGS가 줄어듭니다.
문턱전압: 소자가 도통하기 시작하는 조건을 나타내는 기준 전압입니다. 문턱전압을 넘었다고 해서 원하는 부하 전류를 충분히 흘릴 수 있는 것은 아닙니다.
정착과 부유 노드: 정착은 전압이 안정된 값에 가까워지는 과정입니다. 부유 노드는 의도한 직류 경로로 전압이 고정되지 않은 점으로, 이전에 저장된 전하가 남을 수 있습니다.
높은 레벨이 올라갈 때 VGS가 줄어듭니다
NMOS 패스 소자는 게이트가 켜진 동안 두 신호 단자 사이로 전하를 이동시킵니다. 출력 커패시터가 낮은 전압에서 충전되면 출력 쪽 소스 전압이 올라가면서 VGS가 줄어듭니다. 일정한 양의 문턱전압 VT, 충분한 정착 시간, 무시할 수 있는 직류 부하와 몸체 효과라는 모델에서는 높은 출력의 상한을 VG−VT로 봅니다.
이 조건에서 Vout≈min(Vin, VG−VT)를 사용할 수 있습니다. 꺼진 스위치, 이미 충전된 부유 노드, 음의 게이트 전압까지 무조건 이 식에 넣는 것은 잘못입니다. 낮은 레벨을 전달할 때는 높은 레벨에서와 같은 문턱전압 손실이 생기지 않지만, 켜짐 저항과 부하·충방전 시간은 그대로 남습니다.
신호 전달과 게이트 제어를 구분한 네 노드 예시
VT=1 V인 다음 연결을 가정합니다. 첫 소자는 입력 5 V와 게이트 5 V로 X를 충전합니다. 둘째 소자는 입력 3 V와 게이트 5 V로 Y를 충전합니다. 셋째 소자는 Y를 신호 입력으로 받고 게이트는 X입니다. 넷째 소자는 입력 5 V를 받고 게이트는 Z입니다.
| 출력 | 신호 입력 | 게이트 | 모델 결과 |
|---|---|---|---|
| X | 5 V | 5 V | min(5,4)=4 V |
| Y | 3 V | 5 V | min(3,4)=3 V |
| Z | Y=3 V | X=4 V | min(3,3)=3 V |
| F | 5 V | Z=3 V | min(5,2)=2 V |
모든 게이트가 5 V라고 놓거나, 소자를 지날 때마다 항상 1 V씩 빼면 이 연결을 설명하지 못합니다. 각 게이트가 전원인지 앞 단계 출력인지 회로도에서 먼저 표시합니다. 같은 높은 게이트 전압에 연결된 패스 소자를 잇달아 지나는 상황과, 출력이 다음 게이트를 구동하는 상황은 같은 방식으로 계산할 수 없습니다.
논리 레벨과 실제 시간은 따로 검사합니다
실제 VT는 몸체-소스 전압, 공정과 온도에 따라 달라지며 문턱 부근의 전류가 갑자기 정확히 0이 되는 것도 아닙니다. 누설·기생 용량·부하 전류와 연결 순서에 따른 전하 공유까지 포함하면 위 전압과 정착 시간이 달라집니다. 다음 입력의 VIH·VIL, 정적 전류와 잡음 여유를 따로 확인해야 합니다.
상보적인 NMOS·PMOS를 병렬로 쓰는 전송 게이트는 높은 레벨과 낮은 레벨 전달을 보완합니다. 전송 게이트도 제어 신호·전원 범위·켜짐 저항·주입 전하를 무시해도 되는 이상적인 단락은 아닙니다.
근거와 범위
UNM CMOS 기본 강의의 패스 트랜지스터·전송 게이트 설명을 참고했습니다. 네 노드 계산은 연결과 고정 문턱전압을 정해 둔 연습 문제일 뿐, 특정 소자나 원본 영상 전체, 하드웨어를 검증했다는 뜻은 아닙니다.
Update each gate voltage from its actual driving node. Under the stated constant-threshold charging model, X/Y/Z/F are 4/3/3/2 V; this is not a universal per-device voltage drop or a timing guarantee.