Single Device

단일 CXL Memory Expander 구성

.. SPDX-License-Identifier: GPL-2.0

이 `Single Device`의 `cxl-cli` configuration dump는 다음 host 구성을 보여 줍니다.

• CXL root가 하나인 single-socket system입니다.
• CXL Root에는 CXL Host Bridge가 네 개 있습니다.
• 그중 한 CXL Host Bridge에 CXL Memory Expander 하나가 연결되어 있습니다.
• Interleave는 없습니다.

이 출력은 `cxl list -v`로 생성했으며 `/sys/bus/cxl/devices/`에 노출되는 object 사이의 관계를 설명합니다.

CXL root bus와 downstream port

[
  {
      "bus":"root0",
      "provider":"ACPI.CXL",
      "nr_dports":4,
      "dports":[
          {
              "dport":"pci0000:00",
              "alias":"ACPI0016:01",
              "id":0
          },
          {
              "dport":"pci0000:a8",
              "alias":"ACPI0016:02",
              "id":4
          },
          {
              "dport":"pci0000:2a",
              "alias":"ACPI0016:03",
              "id":1
          },
          {
              "dport":"pci0000:d2",
              "alias":"ACPI0016:00",
              "id":5
          }
      ],

이 부분은 CXL `bus`인 `root0`에 CXL Host Bridge로 연결되는 downstream port 네 개가 있음을 보여 줍니다. `Root`는 platform memory controller에 연결된 하나의 upstream port로 볼 수 있고, memory controller는 memory request를 이 port로 routing합니다.

`ports:root0` section은 각 downstream port의 구성을 펼쳐 보여 줍니다. 구성되지 않은 port, 즉 ID 0, 1, 4는 이 section에서 생략됩니다.

Host Bridge port1의 downstream port

"ports:root0":[
    {
        "port":"port1",
        "host":"pci0000:d2",
        "depth":1,
        "nr_dports":3,
        "dports":[
            {
                "dport":"0000:d2:01.1",
                "alias":"device:02",
                "id":0
            },
            {
                "dport":"0000:d2:01.3",
                "alias":"device:05",
                "id":2
            },
            {
                "dport":"0000:d2:07.1",
                "alias":"device:0d",
                "id":113
            }
        ],

이 부분은 CXL Host Bridge `port1`에 연결된 사용 가능한 downstream port를 보여 줍니다. 여기서 `port1`에는 `dport1`, `dport2`, `dport113`이라는 downstream port 세 개가 있습니다.

port1의 단일 endpoint

"endpoints:port1":[
    {
        "endpoint":"endpoint5",
        "host":"mem0",
        "parent_dport":"0000:d2:01.1",
        "depth":2,
        "memdev":{
            "memdev":"mem0",
            "ram_size":137438953472,
            "serial":0,
            "numa_node":0,
            "host":"0000:d3:00.0"
        },
        "decoders:endpoint5":[
            {
                "decoder":"decoder5.0",
                "resource":825975898112,
                "size":137438953472,
                "interleave_ways":1,
                "region":"region0",
                "dpa_resource":0,
                "dpa_size":137438953472,
                "mode":"ram"
            }
        ]
    }
],

이 부분은 host bridge `port1`에 연결된 endpoint를 보여 줍니다. `endpoint5`는 `mem0`과 `0000:d2:01.1`에 연결됩니다.

`endpoint5`에는 구성된 decoder `decoder5.0`이 하나 있습니다. 이 decoder는 뒤에서 나오는 `region0`과 같은 1-way 구성을 사용하며 137438953472-byte region 전체를 같은 크기의 DPA에 mapping합니다. mode는 `ram`입니다.

다음으로 host bridge 자체에 속한 decoder가 이어집니다.

port1의 Host Bridge decoder

    "decoders:port1":[
        {
            "decoder":"decoder1.0",
            "resource":825975898112,
            "size":137438953472,
            "interleave_ways":1,
            "region":"region0",
            "nr_targets":1,
            "targets":[
                {
                    "target":"0000:d2:01.1",
                    "alias":"device:02",
                    "position":0,
                    "id":0
                }
            ]
        }
    ]
},

Host Bridge `port1`에는 decoder `decoder1.0`이 하나 있습니다. 유일한 target은 `dport1`인 `0000:d2:01.1`이며, 이 port에는 `endpoint5`가 연결되어 있습니다.

다음 부분은 endpoint가 연결되지 않은 CXL host bridge 세 개를 보여 줍니다.

Endpoint가 없는 세 Host Bridge

    {
        "port":"port2",
        "host":"pci0000:00",
        "depth":1,
        "nr_dports":2,
        "dports":[
            {
                "dport":"0000:00:01.3",
                "alias":"device:55",
                "id":2
            },
            {
                "dport":"0000:00:07.1",
                "alias":"device:5d",
                "id":113
            }
        ]
    },
    {
        "port":"port3",
        "host":"pci0000:a8",
        "depth":1,
        "nr_dports":1,
        "dports":[
            {
                "dport":"0000:a8:01.1",
                "alias":"device:c3",
                "id":0
            }
        ]
    },
    {
        "port":"port4",
        "host":"pci0000:2a",
        "depth":1,
        "nr_dports":1,
        "dports":[
            {
                "dport":"0000:2a:01.1",
                "alias":"device:d0",
                "id":0
            }
        ]
    }
],

`port2`에는 downstream port 두 개가 있고 `port3`과 `port4`에는 하나씩 있지만, 어느 bridge에도 endpoint나 구성된 decoder가 표시되지 않습니다.

다음은 `root0`에 속한 `Root Decoder`입니다. `interleave_ways`가 `1`이므로 이 root decoder는 interleave 없이 request를 그대로 전달하는 pass-through decoder입니다.

이 정보는 CXL driver가 ACPI CEDT의 CFMWS를 읽어 생성하며, 원문에는 구조 이름이 `CMFWS`로 표기되어 있습니다.

root0의 pass-through Root Decoder

"decoders:root0":[
    {
        "decoder":"decoder0.0",
        "resource":825975898112,
        "size":137438953472,
        "interleave_ways":1,
        "max_available_extent":0,
        "volatile_capable":true,
        "nr_targets":1,
        "targets":[
            {
                "target":"pci0000:d2",
                "alias":"ACPI0016:00",
                "position":0,
                "id":5
            }
        ],

`decoder0.0`은 137438953472-byte HPA range를 1-way로 decode합니다. 유일한 target은 position 0의 `pci0000:d2`, 즉 `ACPI0016:00` Host Bridge입니다.

마지막은 `Root Decoder` `decoder0.0`과 연결된 `Memory Region`입니다. 이 region은 단일 device에 연결된 독립적인 region을 설명합니다.

단일 device의 Memory Region

              "regions:decoder0.0":[
                  {
                      "region":"region0",
                      "resource":825975898112,
                      "size":137438953472,
                      "type":"ram",
                      "interleave_ways":1,
                      "decode_state":"commit",
                      "mappings":[
                          {
                              "position":0,
                              "memdev":"mem0",
                              "decoder":"decoder5.0"
                          }
                      ]
                  }
              ]
          }
      ]
  }
]

`region0`은 137438953472-byte RAM region이며 `interleave_ways`가 1이고 `commit`된 상태입니다. 유일한 mapping은 position 0의 `mem0`과 `decoder5.0`입니다.

따라서 root decoder, host bridge decoder, endpoint decoder가 모두 하나의 target만 선택하며, HPA range 전체가 `mem0`의 DPA range 전체로 이어집니다.