NVIDIA Tegra PCIe Controller

NVIDIA Tegra PCIe 컨트롤러

이 문서는 NVIDIA Tegra20부터 Tegra186까지의 PCIe 호스트 컨트롤러를 Device Tree에 기술하는 바인딩을 정의합니다.

컨트롤러 핵심 필수 속성

`compatible`은 Tegra20의 `nvidia,tegra20-pcie`, Tegra30의 `nvidia,tegra30-pcie`, Tegra124와 Tegra132의 `nvidia,tegra124-pcie`, Tegra210의 `nvidia,tegra210-pcie`, Tegra186의 `nvidia,tegra186-pcie` 가운데 해당 SoC 문자열이어야 합니다.

Tegra186에서만 필요한 `power-domains`는 BPMP powergate 드라이버가 전원 파티션의 게이트를 해제할 수 있도록 BPMP phandle과 PCIe 전원 파티션 ID를 담아야 합니다.

`device_type`은 반드시 `pci`여야 합니다. `reg`에는 컨트롤러 레지스터 집합별 물리 기본 주소와 길이가 들어가며 `reg-names`의 각 항목에 대응하는 엔트리가 있어야 합니다.

`reg-names`에는 PADS 레지스터용 `pads`, AFI 레지스터용 `afi`, configuration space 영역용 `cs`가 포함되어야 합니다.

`interrupts`에는 `interrupt-names`의 각 항목에 대응하는 컨트롤러 인터럽트 출력이 있어야 합니다. `interrupt-names`에는 컨트롤러 인터럽트가 발생할 때 어서트되는 Tegra 인터럽트 `intr`와 MSI를 받을 때 어서트되는 Tegra 인터럽트 `msi`가 포함되어야 합니다.

`bus-range`는 이 컨트롤러와 연결된 PCI 버스 번호 범위입니다.

주소 변환과 인터럽트

루트 포트 주소 표현에 쓰는 `#address-cells`는 3이어야 합니다. cell 0의 비트 `[23:16]`은 버스 번호, `[15:11]`은 장치 번호를 지정합니다. cell 1은 주소의 상위 32비트이며 0이어야 하고, cell 2는 CPU 주소 공간으로 변환할 하위 32비트 주소입니다.

루트 포트 크기 표현에 쓰는 `#size-cells`는 2여야 합니다.

`ranges`는 루트 포트 주소와 표준 PCI 영역을 CPU 물리 주소로 변환하는 방법을 설명합니다. 각 엔트리는 6개 cell로 이루어집니다. 처음 세 cell은 `#address-cells` 형식의 PCI 주소, 네 번째 cell은 변환 대상 CPU 물리 주소, 다섯 번째와 여섯 번째 cell은 `#size-cells` 형식의 크기입니다.

처음 두 `ranges` 엔트리는 루트 포트 노드의 `assigned-addresses`가 참조하는 루트 포트 레지스터 주소를 변환해야 합니다.

나머지 엔트리는 표준 I/O, memory, prefetchable PCI 영역을 매핑합니다. 첫 cell의 `0x81000000`은 I/O memory 영역, `0x82000000`은 non-prefetchable memory 영역, `0xc2000000`은 prefetchable memory 영역을 나타냅니다. 자세한 내용은 표준 PCI 버스 바인딩 문서를 참조하십시오.

인터럽트 표현 크기인 `#interrupt-cells`는 1이어야 합니다. `interrupt-map-mask`와 `interrupt-map`은 표준 PCI IRQ 매핑 속성이며 세부 설명은 표준 PCI 버스 바인딩을 따릅니다.

클록, reset, pinctrl, PHY

`clocks`에는 `clock-names`의 각 항목에 대응하는 엔트리가 있어야 하며 자세한 내용은 `../clocks/clock-bindings.txt`를 참조합니다. `clock-names`에는 `pex`, `afi`, `pll_e`가 필요하고 Tegra20을 제외하면 `cml`도 필요합니다.

`resets`에는 `reset-names`의 각 항목에 대응하는 엔트리가 있어야 하며 자세한 내용은 `../reset/reset.txt`를 참조합니다. `reset-names`에는 `pex`, `afi`, `pcie_x`가 포함되어야 합니다.

선택 속성 `pinctrl-names`에는 PCIe I/O를 deep power-down 상태에서 꺼내는 활성 상태 `default`와 deep power-down 상태로 넣는 `idle`이 포함되어야 합니다. `pinctrl-0`은 default/active 핀 구성의 phandle이고 `pinctrl-1`은 idle 핀 구성의 phandle입니다.

Tegra124 이후에서 사용하던 컨트롤러 단위 `phys`와 `phy-names = "pcie"` 속성은 폐기되었습니다. 각 루트 포트에 정의하는 lane별 PHY가 이를 대체합니다.

SoC별 전원 공급

Tegra20은 analog PCIe logic용 `avdd-pex-supply` 1.05V, digital PCIe I/O용 `vdd-pex-supply` 1.05V, 전용 내부 PCIe PLL용 `avdd-pex-pll-supply` 1.05V, SATA와 공유하는 PLLE용 `avdd-plle-supply` 1.05V, PCIe clock용 `vddio-pex-clk-supply` 3.3V가 필요합니다.

Tegra30의 필수 전원은 내부 PCIe PLL용 `avdd-pex-pll-supply` 1.05V, SATA 공유 PLLE용 `avdd-plle-supply` 1.05V, PCIe control I/O partition용 `vddio-pex-ctl-supply` 1.8V, PCIe I/O와 출력 clock용 `hvdd-pex-supply` 3.3V입니다.

Tegra30에서 lane 0부터 3을 사용하면 analog logic용 `avdd-pexa-supply`와 digital I/O용 `vdd-pexa-supply`를 각각 1.05V로 선택 제공할 수 있습니다. lane 4 또는 5를 사용하면 대응하는 `avdd-pexb-supply`와 `vdd-pexb-supply`를 각각 1.05V로 제공합니다.

Tegra124는 analog PCIe logic용 `avddio-pex-supply` 1.05V, digital PCIe I/O용 `dvddio-pex-supply` 1.05V, PCIe I/O와 출력 clock용 `hvdd-pex-supply` 3.3V, PCIe control I/O partition용 `vddio-pex-ctl-supply` 2.8-3.3V가 필요합니다.

Tegra210은 PCIe I/O와 출력 clock용 `hvddio-pex-supply` 1.8V, digital PCIe I/O용 `dvddio-pex-supply` 1.05V, PCIe control I/O partition용 `vddio-pex-ctl-supply` 1.8V가 필요합니다.

Tegra186은 digital PCIe I/O용 `dvdd-pex-supply` 1.05V, USB3와 공유하는 PLLE용 `hvdd-pex-pll-supply` 1.8V, PCIe I/O와 출력 clock용 `hvdd-pex-supply` 1.8V, PCIe side-band signal용 `vddio-pexctl-aud-supply` 1.8V가 필요합니다.

루트 포트 하위 노드

루트 포트는 PCIe 컨트롤러 노드의 하위 노드로 정의합니다. 각 포트의 `device_type`은 `pci`여야 하고, `assigned-addresses`는 포트 configuration register의 주소와 크기, `reg`는 루트 포트의 PCI 버스 주소를 담습니다.

루트 포트의 `#address-cells`는 3, `#size-cells`는 2여야 합니다. `ranges`는 컨트롤러 노드에서 분배받은 하위 범위이며 빈 속성으로 두어도 충분합니다.

`nvidia,num-lanes`는 포트가 사용할 lane 수입니다. 유효한 조합은 루트 포트 0이 4개 lane을 사용하고 루트 포트 1을 사용하지 않는 구성, 또는 두 루트 포트가 각각 2개 lane을 사용하는 구성입니다.

Tegra124 이후의 각 포트에서 `phys`는 `phy-names`의 각 항목에 대응하는 PHY phandle을 담아야 합니다. `phy-names`에는 활성 lane마다 `pcie-N` 형식의 항목이 있어야 합니다. 항목 수는 대개 `nvidia,num-lanes`와 같지만 반드시 같을 필요는 없으며, `N`은 0부터 `nvidia,num-lanes`에 지정한 값까지의 범위입니다.

Tegra20 SoC DTSI 예제

Tegra20 SoC 예제는 PADS·AFI·configuration space 영역, 컨트롤러와 MSI 인터럽트, 전체 버스 범위, 두 포트 레지스터와 표준 I/O·memory 범위, `pex`·`afi`·`pll_e` 클록 및 reset을 정의합니다.

두 루트 포트는 각각 2개 lane을 사용하며 컨트롤러와 포트는 보드 DTS에서 명시적으로 켜기 전까지 `disabled` 상태입니다.

pcie-controller@80003000 {
        compatible = "nvidia,tegra20-pcie";
        device_type = "pci";
        reg = <0x80003000 0x00000800   /* PADS registers */
               0x80003800 0x00000200   /* AFI registers */
               0x90000000 0x10000000>; /* configuration space */
        reg-names = "pads", "afi", "cs";
        interrupts = <0 98 0x04   /* controller interrupt */
                      0 99 0x04>; /* MSI interrupt */
        interrupt-names = "intr", "msi";

        #interrupt-cells = <1>;
        interrupt-map-mask = <0 0 0 0>;
        interrupt-map = <0 0 0 0 &intc GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>;

        bus-range = <0x00 0xff>;
        #address-cells = <3>;
        #size-cells = <2>;

        ranges = <0x82000000 0 0x80000000 0x80000000 0 0x00001000   /* port 0 registers */
                  0x82000000 0 0x80001000 0x80001000 0 0x00001000   /* port 1 registers */
                  0x81000000 0 0          0x82000000 0 0x00010000   /* downstream I/O */
                  0x82000000 0 0xa0000000 0xa0000000 0 0x10000000   /* non-prefetchable memory */
                  0xc2000000 0 0xb0000000 0xb0000000 0 0x10000000>; /* prefetchable memory */

        clocks = <&tegra_car 70>, <&tegra_car 72>, <&tegra_car 118>;
        clock-names = "pex", "afi", "pll_e";
        resets = <&tegra_car 70>, <&tegra_car 72>, <&tegra_car 74>;
        reset-names = "pex", "afi", "pcie_x";
        status = "disabled";

        pci@1,0 {
                device_type = "pci";
                assigned-addresses = <0x82000800 0 0x80000000 0 0x1000>;
                reg = <0x000800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;

                ranges;

                nvidia,num-lanes = <2>;
        };

        pci@2,0 {
                device_type = "pci";
                assigned-addresses = <0x82001000 0 0x80001000 0 0x1000>;
                reg = <0x001000 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;

                ranges;

                nvidia,num-lanes = <2>;
        };
};

Tegra20 보드 DTS와 PCI 하위 장치

보드 예제는 PCIe 컨트롤러와 루트 포트 `00:01.0`을 활성화하고 전원과 clock regulator를 연결합니다. 선택적으로 bridge `01:00.0`과 endpoint `02:00.0`의 계층도 기술할 수 있습니다.

pcie-controller@80003000 {
        status = "okay";

        vdd-supply = <&pci_vdd_reg>;
        pex-clk-supply = <&pci_clk_reg>;

        /* root port 00:01.0 */
        pci@1,0 {
                status = "okay";

                /* bridge 01:00.0 (optional) */
                pci@0,0 {
                        reg = <0x010000 0 0 0 0>;

                        #address-cells = <3>;
                        #size-cells = <2>;

                        device_type = "pci";

                        /* endpoint 02:00.0 */
                        pci@0,0 {
                                reg = <0x020000 0 0 0 0>;
                        };
                };
        };
};

PCI 버스 장치는 PCI bus enumeration으로 동적으로 발견되므로 보통 대응하는 DT 장치 노드가 필요하지 않습니다. 그러나 PCI 장치가 I2C나 SPI처럼 probe할 수 없는 버스를 제공한다면, 운영체제 Device Tree의 올바른 위치에 그 버스의 하위 장치를 생성할 수 있도록 예제의 선택 노드처럼 장치 노드를 추가해야 합니다.

Tegra30 예제

Tegra30 SoC DTSI는 세 루트 포트의 configuration space와 downstream I/O, non-prefetchable 및 prefetchable memory 범위를 정의합니다. `cml`을 포함한 네 클록을 사용하며 세 포트는 각각 2개 lane으로 구성됩니다.

pcie-controller@3000 {
        compatible = "nvidia,tegra30-pcie";
        device_type = "pci";
        reg = <0x00003000 0x00000800   /* PADS registers */
               0x00003800 0x00000200   /* AFI registers */
               0x10000000 0x10000000>; /* configuration space */
        reg-names = "pads", "afi", "cs";
        interrupts = <GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH   /* controller interrupt */
                      GIC_SPI 99 IRQ_TYPE_LEVEL_HIGH>; /* MSI interrupt */
        interrupt-names = "intr", "msi";

        #interrupt-cells = <1>;
        interrupt-map-mask = <0 0 0 0>;
        interrupt-map = <0 0 0 0 &intc GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>;

        bus-range = <0x00 0xff>;
        #address-cells = <3>;
        #size-cells = <2>;

        ranges = <0x82000000 0 0x00000000 0x00000000 0 0x00001000   /* port 0 configuration space */
                  0x82000000 0 0x00001000 0x00001000 0 0x00001000   /* port 1 configuration space */
                  0x82000000 0 0x00004000 0x00004000 0 0x00001000   /* port 2 configuration space */
                  0x81000000 0 0          0x02000000 0 0x00010000   /* downstream I/O */
                  0x82000000 0 0x20000000 0x20000000 0 0x08000000   /* non-prefetchable memory */
                  0xc2000000 0 0x28000000 0x28000000 0 0x18000000>; /* prefetchable memory */

        clocks = <&tegra_car TEGRA30_CLK_PCIE>,
                 <&tegra_car TEGRA30_CLK_AFI>,
                 <&tegra_car TEGRA30_CLK_PLL_E>,
                 <&tegra_car TEGRA30_CLK_CML0>;
        clock-names = "pex", "afi", "pll_e", "cml";
        resets = <&tegra_car 70>,
                 <&tegra_car 72>,
                 <&tegra_car 74>;
        reset-names = "pex", "afi", "pcie_x";
        status = "disabled";

        pci@1,0 {
                device_type = "pci";
                assigned-addresses = <0x82000800 0 0x00000000 0 0x1000>;
                reg = <0x000800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <2>;
        };

        pci@2,0 {
                device_type = "pci";
                assigned-addresses = <0x82001000 0 0x00001000 0 0x1000>;
                reg = <0x001000 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <2>;
        };

        pci@3,0 {
                device_type = "pci";
                assigned-addresses = <0x82001800 0 0x00004000 0 0x1000>;
                reg = <0x001800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <2>;
        };
};

보드 DTS는 Tegra30의 필수 전원과 PEXA·PEXB 선택 전원을 연결하고 `pci@1,0`과 `pci@3,0` 루트 포트를 활성화합니다.

pcie-controller@3000 {
        status = "okay";

        avdd-pexa-supply = <&ldo1_reg>;
        vdd-pexa-supply = <&ldo1_reg>;
        avdd-pexb-supply = <&ldo1_reg>;
        vdd-pexb-supply = <&ldo1_reg>;
        avdd-pex-pll-supply = <&ldo1_reg>;
        avdd-plle-supply = <&ldo1_reg>;
        vddio-pex-ctl-supply = <&sys_3v3_reg>;
        hvdd-pex-supply = <&sys_3v3_pexs_reg>;

        pci@1,0 {
                status = "okay";
        };

        pci@3,0 {
                status = "okay";
        };
};

Tegra124 예제

Tegra124 SoC DTSI는 두 루트 포트와 64KiB I/O, 208MiB non-prefetchable memory, 512MiB prefetchable memory 창을 정의합니다. 첫 포트는 2개 lane, 두 번째 포트는 1개 lane을 사용합니다.

pcie-controller@1003000 {
        compatible = "nvidia,tegra124-pcie";
        device_type = "pci";
        reg = <0x0 0x01003000 0x0 0x00000800   /* PADS registers */
               0x0 0x01003800 0x0 0x00000800   /* AFI registers */
               0x0 0x02000000 0x0 0x10000000>; /* configuration space */
        reg-names = "pads", "afi", "cs";
        interrupts = <GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>, /* controller interrupt */
                     <GIC_SPI 99 IRQ_TYPE_LEVEL_HIGH>; /* MSI interrupt */
        interrupt-names = "intr", "msi";

        #interrupt-cells = <1>;
        interrupt-map-mask = <0 0 0 0>;
        interrupt-map = <0 0 0 0 &gic GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>;

        bus-range = <0x00 0xff>;
        #address-cells = <3>;
        #size-cells = <2>;

        ranges = <0x82000000 0 0x01000000 0x0 0x01000000 0 0x00001000   /* port 0 configuration space */
                  0x82000000 0 0x01001000 0x0 0x01001000 0 0x00001000   /* port 1 configuration space */
                  0x81000000 0 0x0        0x0 0x12000000 0 0x00010000   /* downstream I/O (64 KiB) */
                  0x82000000 0 0x13000000 0x0 0x13000000 0 0x0d000000   /* non-prefetchable memory (208 MiB) */
                  0xc2000000 0 0x20000000 0x0 0x20000000 0 0x20000000>; /* prefetchable memory (512 MiB) */

        clocks = <&tegra_car TEGRA124_CLK_PCIE>,
                 <&tegra_car TEGRA124_CLK_AFI>,
                 <&tegra_car TEGRA124_CLK_PLL_E>,
                 <&tegra_car TEGRA124_CLK_CML0>;
        clock-names = "pex", "afi", "pll_e", "cml";
        resets = <&tegra_car 70>,
                 <&tegra_car 72>,
                 <&tegra_car 74>;
        reset-names = "pex", "afi", "pcie_x";
        status = "disabled";

        pci@1,0 {
                device_type = "pci";
                assigned-addresses = <0x82000800 0 0x01000000 0 0x1000>;
                reg = <0x000800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <2>;
        };

        pci@2,0 {
                device_type = "pci";
                assigned-addresses = <0x82001000 0 0x01001000 0 0x1000>;
                reg = <0x001000 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <1>;
        };
};

보드 DTS는 1.05V와 3.3V 전원을 연결하고 Mini PCIe 포트와 Gigabit Ethernet 포트를 활성화합니다. 각 포트에는 pad controller의 lane별 PHY와 `pcie-0` 이름을 지정합니다.

pcie-controller@1003000 {
        status = "okay";

        avddio-pex-supply = <&vdd_1v05_run>;
        dvddio-pex-supply = <&vdd_1v05_run>;
        avdd-pex-pll-supply = <&vdd_1v05_run>;
        hvdd-pex-supply = <&vdd_3v3_lp0>;
        hvdd-pex-pll-e-supply = <&vdd_3v3_lp0>;
        vddio-pex-ctl-supply = <&vdd_3v3_lp0>;
        avdd-pll-erefe-supply = <&avdd_1v05_run>;

        /* Mini PCIe */
        pci@1,0 {
                phys = <&{/padctl@7009f000/pads/pcie/lanes/pcie-4}>;
                phy-names = "pcie-0";
                status = "okay";
        };

        /* Gigabit Ethernet */
        pci@2,0 {
                phys = <&{/padctl@7009f000/pads/pcie/lanes/pcie-2}>;
                phy-names = "pcie-0";
                status = "okay";
        };
};

Tegra210 예제

Tegra210 SoC DTSI의 주소 창과 인터럽트 구조는 Tegra124 예제와 같고 Tegra210 전용 clock ID를 사용합니다. 첫 루트 포트는 4개 lane, 두 번째 포트는 1개 lane을 사용합니다.

pcie-controller@1003000 {
        compatible = "nvidia,tegra210-pcie";
        device_type = "pci";
        reg = <0x0 0x01003000 0x0 0x00000800   /* PADS registers */
               0x0 0x01003800 0x0 0x00000800   /* AFI registers */
               0x0 0x02000000 0x0 0x10000000>; /* configuration space */
        reg-names = "pads", "afi", "cs";
        interrupts = <GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>, /* controller interrupt */
                     <GIC_SPI 99 IRQ_TYPE_LEVEL_HIGH>; /* MSI interrupt */
        interrupt-names = "intr", "msi";

        #interrupt-cells = <1>;
        interrupt-map-mask = <0 0 0 0>;
        interrupt-map = <0 0 0 0 &gic GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>;

        bus-range = <0x00 0xff>;
        #address-cells = <3>;
        #size-cells = <2>;

        ranges = <0x82000000 0 0x01000000 0x0 0x01000000 0 0x00001000   /* port 0 configuration space */
                  0x82000000 0 0x01001000 0x0 0x01001000 0 0x00001000   /* port 1 configuration space */
                  0x81000000 0 0x0        0x0 0x12000000 0 0x00010000   /* downstream I/O (64 KiB) */
                  0x82000000 0 0x13000000 0x0 0x13000000 0 0x0d000000   /* non-prefetchable memory (208 MiB) */
                  0xc2000000 0 0x20000000 0x0 0x20000000 0 0x20000000>; /* prefetchable memory (512 MiB) */

        clocks = <&tegra_car TEGRA210_CLK_PCIE>,
                 <&tegra_car TEGRA210_CLK_AFI>,
                 <&tegra_car TEGRA210_CLK_PLL_E>,
                 <&tegra_car TEGRA210_CLK_CML0>;
        clock-names = "pex", "afi", "pll_e", "cml";
        resets = <&tegra_car 70>,
                 <&tegra_car 72>,
                 <&tegra_car 74>;
        reset-names = "pex", "afi", "pcie_x";
        status = "disabled";

        pci@1,0 {
                device_type = "pci";
                assigned-addresses = <0x82000800 0 0x01000000 0 0x1000>;
                reg = <0x000800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <4>;
        };

        pci@2,0 {
                device_type = "pci";
                assigned-addresses = <0x82001000 0 0x01001000 0 0x1000>;
                reg = <0x001000 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <1>;
        };
};

보드 DTS는 1.05V와 1.8V 전원을 연결합니다. 첫 포트는 `pcie-0`부터 `pcie-3`까지 네 PHY를, 두 번째 포트는 물리 lane `pcie-4`를 논리 이름 `pcie-0`으로 연결해 두 포트를 활성화합니다.

pcie-controller@1003000 {
        status = "okay";

        avdd-pll-uerefe-supply = <&avdd_1v05_pll>;
        hvddio-pex-supply = <&vdd_1v8>;
        dvddio-pex-supply = <&vdd_pex_1v05>;
        dvdd-pex-pll-supply = <&vdd_pex_1v05>;
        hvdd-pex-pll-e-supply = <&vdd_1v8>;
        vddio-pex-ctl-supply = <&vdd_1v8>;

        pci@1,0 {
                phys = <&{/padctl@7009f000/pads/pcie/lanes/pcie-0}>,
                       <&{/padctl@7009f000/pads/pcie/lanes/pcie-1}>,
                       <&{/padctl@7009f000/pads/pcie/lanes/pcie-2}>,
                       <&{/padctl@7009f000/pads/pcie/lanes/pcie-3}>;
                phy-names = "pcie-0", "pcie-1", "pcie-2", "pcie-3";
                status = "okay";
        };

        pci@2,0 {
                phys = <&{/padctl@7009f000/pads/pcie/lanes/pcie-4}>;
                phy-names = "pcie-0";
                status = "okay";
        };
};

Tegra186 예제

Tegra186 SoC DTSI는 BPMP의 `TEGRA186_POWER_DOMAIN_PCX` 전원 도메인을 사용하고, 컨트롤러·MSI 인터럽트 72와 73, 세 루트 포트 configuration space, 64KiB I/O, 127MiB non-prefetchable memory, 640MiB prefetchable memory 창을 정의합니다.

AFI·PCIe·PLLE clock과 BPMP reset을 사용하며 SoC 수준의 세 포트는 각각 2개, 1개, 1개 lane으로 선언됩니다.

pcie@10003000 {
        compatible = "nvidia,tegra186-pcie";
        power-domains = <&bpmp TEGRA186_POWER_DOMAIN_PCX>;
        device_type = "pci";
        reg = <0x0 0x10003000 0x0 0x00000800   /* PADS registers */
               0x0 0x10003800 0x0 0x00000800   /* AFI registers */
               0x0 0x40000000 0x0 0x10000000>; /* configuration space */
        reg-names = "pads", "afi", "cs";

        interrupts = <GIC_SPI 72 IRQ_TYPE_LEVEL_HIGH>, /* controller interrupt */
                     <GIC_SPI 73 IRQ_TYPE_LEVEL_HIGH>; /* MSI interrupt */
        interrupt-names = "intr", "msi";

        #interrupt-cells = <1>;
        interrupt-map-mask = <0 0 0 0>;
        interrupt-map = <0 0 0 0 &gic GIC_SPI 72 IRQ_TYPE_LEVEL_HIGH>;

        bus-range = <0x00 0xff>;
        #address-cells = <3>;
        #size-cells = <2>;

        ranges = <0x82000000 0 0x10000000 0x0 0x10000000 0 0x00001000   /* port 0 configuration space */
                  0x82000000 0 0x10001000 0x0 0x10001000 0 0x00001000   /* port 1 configuration space */
                  0x82000000 0 0x10004000 0x0 0x10004000 0 0x00001000   /* port 2 configuration space */
                  0x81000000 0 0x0        0x0 0x50000000 0 0x00010000   /* downstream I/O (64 KiB) */
                  0x82000000 0 0x50100000 0x0 0x50100000 0 0x07F00000   /* non-prefetchable memory (127 MiB) */
                  0xc2000000 0 0x58000000 0x0 0x58000000 0 0x28000000>; /* prefetchable memory (640 MiB) */

        clocks = <&bpmp TEGRA186_CLK_AFI>,
                 <&bpmp TEGRA186_CLK_PCIE>,
                 <&bpmp TEGRA186_CLK_PLLE>;
        clock-names = "afi", "pex", "pll_e";

        resets = <&bpmp TEGRA186_RESET_AFI>,
                 <&bpmp TEGRA186_RESET_PCIE>,
                 <&bpmp TEGRA186_RESET_PCIEXCLK>;
        reset-names = "afi", "pex", "pcie_x";

        status = "disabled";

        pci@1,0 {
                device_type = "pci";
                assigned-addresses = <0x82000800 0 0x10000000 0 0x1000>;
                reg = <0x000800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <2>;
        };

        pci@2,0 {
                device_type = "pci";
                assigned-addresses = <0x82001000 0 0x10001000 0 0x1000>;
                reg = <0x001000 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <1>;
        };

        pci@3,0 {
                device_type = "pci";
                assigned-addresses = <0x82001800 0 0x10004000 0 0x1000>;
                reg = <0x001800 0 0 0 0>;
                status = "disabled";

                #address-cells = <3>;
                #size-cells = <2>;
                ranges;

                nvidia,num-lanes = <1>;
        };
};

보드 DTS는 네 전원 공급을 연결하고 첫 포트를 4개 lane으로 활성화합니다. 두 번째 포트는 lane 수를 0으로 두고 비활성화하며, 세 번째 포트는 1개 lane으로 선언하되 비활성 상태를 유지합니다.

pcie@10003000 {
        status = "okay";

        dvdd-pex-supply = <&vdd_pex>;
        hvdd-pex-pll-supply = <&vdd_1v8>;
        hvdd-pex-supply = <&vdd_1v8>;
        vddio-pexctl-aud-supply = <&vdd_1v8>;

        pci@1,0 {
                nvidia,num-lanes = <4>;
                status = "okay";
        };

        pci@2,0 {
                nvidia,num-lanes = <0>;
                status = "disabled";
        };

        pci@3,0 {
                nvidia,num-lanes = <1>;
                status = "disabled";
        };
};