MediaTek MT8173 Media Data Path

MediaTek Media Data Path controller

MediaTek Media Data Path(MDP)는 scaling과 color-space conversion에 사용됩니다. Controller node의 필수 `compatible`은 `mediatek,mt8173-mdp`이고 `mediatek,vpu`는 video processor unit node를 가리킵니다. VPU 상세는 `Documentation/devicetree/bindings/media/mediatek,mt8173-vpu.yaml`을 따릅니다.

기능 block 공통 속성

모든 function-block child의 `compatible`은 read DMA의 `mediatek,mt8173-mdp-rdma`, resizer의 `mediatek,mt8173-mdp-rsz`, write DMA의 `mediatek,mt8173-mdp-wdma`, rotation 가능한 write DMA의 `mediatek,mt8173-mdp-wrot` 중 하나입니다.

각 child의 `reg`는 function block register space의 물리 base와 길이, `clocks`는 `Documentation/devicetree/bindings/clock/clock-bindings.txt`를 따르는 device clock, `power-domains`는 `Documentation/devicetree/bindings/power/power_domain.txt`를 따르는 power-domain phandle입니다.

DMA block의 IOMMU

RDMA, WDMA, WROT 같은 DMA function block에는 `iommus`가 추가로 필요합니다. 이 속성은 respective IOMMU block을 가리키고 master port를 인자로 전달하며 `Documentation/devicetree/bindings/iommu/mediatek,iommu.yaml`을 따릅니다.

RDMA와 세 resizer 예제

예제의 RDMA0은 MDP controller compatible과 VPU phandle도 함께 가지며 RDMA0 clock, mutex 32kHz clock, MM power domain, `M4U_PORT_MDP_RDMA0` IOMMU port를 사용합니다. RDMA1은 별도 register·clock·IOMMU port를 사용합니다.

RSZ0, RSZ1, RSZ2는 각각 `0x14003000`, `0x14004000`, `0x14005000`에 있고 개별 resizer clock과 공통 MM power domain을 사용합니다. Memory DMA를 하지 않으므로 이 예제에는 `iommus`가 없습니다.

mdp_rdma0: rdma@14001000 {
        compatible = "mediatek,mt8173-mdp-rdma";
                     "mediatek,mt8173-mdp";
        reg = <0 0x14001000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_RDMA0>,
                 <&mmsys CLK_MM_MUTEX_32K>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
        iommus = <&iommu M4U_PORT_MDP_RDMA0>;
        mediatek,vpu = <&vpu>;
};

mdp_rdma1: rdma@14002000 {
        compatible = "mediatek,mt8173-mdp-rdma";
        reg = <0 0x14002000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_RDMA1>,
                 <&mmsys CLK_MM_MUTEX_32K>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
        iommus = <&iommu M4U_PORT_MDP_RDMA1>;
};

mdp_rsz0: rsz@14003000 {
        compatible = "mediatek,mt8173-mdp-rsz";
        reg = <0 0x14003000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_RSZ0>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
};

mdp_rsz1: rsz@14004000 {
        compatible = "mediatek,mt8173-mdp-rsz";
        reg = <0 0x14004000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_RSZ1>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
};

mdp_rsz2: rsz@14005000 {
        compatible = "mediatek,mt8173-mdp-rsz";
        reg = <0 0x14005000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_RSZ2>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
};

WDMA와 두 WROT 예제

WDMA0은 `M4U_PORT_MDP_WDMA`, WROT0과 WROT1은 각각 `M4U_PORT_MDP_WROT0`, `M4U_PORT_MDP_WROT1` IOMMU master port를 사용합니다. 세 block 모두 MM power domain과 자신의 device clock을 선언합니다.

mdp_wdma0: wdma@14006000 {
        compatible = "mediatek,mt8173-mdp-wdma";
        reg = <0 0x14006000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_WDMA>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
        iommus = <&iommu M4U_PORT_MDP_WDMA>;
};

mdp_wrot0: wrot@14007000 {
        compatible = "mediatek,mt8173-mdp-wrot";
        reg = <0 0x14007000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_WROT0>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
        iommus = <&iommu M4U_PORT_MDP_WROT0>;
};

mdp_wrot1: wrot@14008000 {
        compatible = "mediatek,mt8173-mdp-wrot";
        reg = <0 0x14008000 0 0x1000>;
        clocks = <&mmsys CLK_MM_MDP_WROT1>;
        power-domains = <&scpsys MT8173_POWER_DOMAIN_MM>;
        iommus = <&iommu M4U_PORT_MDP_WROT1>;
};