Xilinx XADC and System Monitor

XADC/System Monitor frontend와 필수 속성

이 문서는 Xilinx 7 Series XADC와 UltraScale/UltraScale+ System Monitor의 binding을 설명합니다. XADC는 Xilinx Series 7 FPGA에 있는 ADC이며 통신에 DRP interface를 사용합니다. DRP frontend는 두 종류입니다. 하나는 ZYNQ family의 SoC 부분에 hard macro로만 제공되고, 다른 하나는 모든 Series 7 platform에서 쓸 수 있는 AXI interface soft macro입니다. Binding이 매우 비슷하므로 둘을 함께 다룹니다.

Xilinx System Monitor는 UltraScale와 UltraScale+ FPGA에 있는 ADC로 역시 DRP interface를 제공합니다. FPGA fabric의 AXI interface로 System Monitor에 접근하는 표준 IP core가 Xilinx System Management Wizard이며, 이 문서는 그 IP의 binding도 설명합니다.

필수 `compatible`은 ZYNQ device configuration interface로 XADC hard macro에 접근할 때 `xlnx,zynq-xadc-1.00.a`, AXI-XADC pcore로 hard macro에 접근할 때 `xlnx,axi-xadc-1.00.a`, System Management Wizard fabric IP로 UltraScale/UltraScale+ System Monitor에 접근할 때 `xlnx,system-management-wiz-1.3`입니다.

`reg`는 device register set의 address와 length, `interrupts`는 XADC control interface interrupt입니다. ZYNQ에서는 `clocks`가 ZYNQ PCAP clock이어야 하고, AXI-XADC 또는 AXI System Management Wizard에서는 core의 AXI bus interface에 공급되는 clock이어야 합니다.

External mux와 channel node

선택 `xlnx,external-mux`의 `none`은 external multiplexer를 사용하지 않으며 property 생략 시 기본값입니다. `single`은 multiplexer 하나, `dual`은 동시 sampling을 위한 multiplexer 두 개를 사용합니다.

`xlnx,external-mux-channel`은 external mux mode에서 sampling할 pin pair를 고릅니다. Single mode에서 값 0은 VP/VN, 1~16은 각각 VAUXP[0]/VAUXN[0]부터 VAUXP[15]/VAUXN[15]까지입니다. Dual mode에서 값 1~8은 각각 VAUX pair 0과 8부터 pair 7과 15까지를 동시에 묶습니다. 이 property는 single 또는 dual external mux mode에서 필수이며 mux를 쓰지 않으면 무시됩니다.

원문에 적힌 `xnlx,channels`는 ADC에 연결된 external channel 목록입니다. 이 node의 `#address-cells`는 1, `#size-cells`는 0이어야 합니다. Child node 하나가 external channel 하나를 나타내며 이 property가 없으면 연결된 external channel이 없는 것으로 봅니다.

각 channel child의 필수 `reg`는 연결 pin pair입니다. 0은 VP/VN, 1~16은 VAUXP[0]/VAUXN[0]부터 VAUXP[15]/VAUXN[15]까지이며 channel number는 최대 한 번만 사용해야 합니다. 선택 `xlnx,bipolar`를 설정하면 해당 channel을 bipolar mode로 사용합니다.

ZYNQ, AXI-XADC와 Wizard 예제

첫 예제는 ZYNQ XADC hard macro를 `0xf8007100`의 0x20-byte register, GIC interrupt 7과 PCAP clock으로 사용하며 external channel 0, 1, 8을 선언합니다. 둘째는 `0x43200000`의 AXI-XADC, interrupt 53과 FPGA1 clock을 사용하고 channel 0을 bipolar mode로 둡니다. 셋째는 `0x80000000`의 System Management Wizard, interrupt 81과 FPGA1 clock을 사용하며 역시 channel 0을 bipolar로 둡니다.

xadc@f8007100 {
        compatible = "xlnx,zynq-xadc-1.00.a";
        reg = <0xf8007100 0x20>;
        interrupts = <0 7 4>;
        interrupt-parent = <&gic>;
        clocks = <&pcap_clk>;

        xlnx,channels {
                #address-cells = <1>;
                #size-cells = <0>;
                channel@0 {
                        reg = <0>;
                };
                channel@1 {
                        reg = <1>;
                };
                channel@8 {
                        reg = <8>;
                };
        };
};

xadc@43200000 {
        compatible = "xlnx,axi-xadc-1.00.a";
        reg = <0x43200000 0x1000>;
        interrupts = <0 53 4>;
        interrupt-parent = <&gic>;
        clocks = <&fpga1_clk>;

        xlnx,channels {
                #address-cells = <1>;
                #size-cells = <0>;
                channel@0 {
                        reg = <0>;
                        xlnx,bipolar;
                };
        };
};

adc@80000000 {
        compatible = "xlnx,system-management-wiz-1.3";
        reg = <0x80000000 0x1000>;
        interrupts = <0 81 4>;
        interrupt-parent = <&gic>;
        clocks = <&fpga1_clk>;

        xlnx,channels {
                #address-cells = <1>;
                #size-cells = <0>;
                channel@0 {
                        reg = <0>;
                        xlnx,bipolar;
                };
        };
};