Xilinx AXI DMA Engines

Xilinx AXI DMA engine 종류

Xilinx AXI VDMA engine은 memory와 video device 사이에서 전송합니다. 한 channel 또는 두 channel로 구성할 수 있으며, 두 channel 구성에서는 하나가 video device로 송신하고 다른 하나가 video device에서 수신합니다.

Xilinx AXI DMA engine은 memory와 AXI4 stream target device 사이에서 전송합니다. 한 channel 또는 두 channel로 구성할 수 있고, 두 channel일 때 하나는 device로 송신하고 다른 하나는 device에서 수신합니다.

Xilinx AXI CDMA engine은 memory-mapped source address와 memory-mapped destination address 사이에서 전송합니다. Xilinx AXI MCDMA engine은 memory와 AXI4 stream target device 사이에서 전송하며 최대 16개의 독립적인 transmit/receive channel을 구성할 수 있습니다.

Controller 속성과 clock

필수 `compatible`은 `xlnx,axi-vdma-1.00.a`, `xlnx,axi-dma-1.00.a`, `xlnx,axi-cdma-1.00.a`, `xlnx,axi-mcdma-1.00.a` 중 하나입니다. `#dma-cells`는 1이며 아래의 `dmas` 속성에서 사용합니다. `reg`는 VDMA register 위치와 길이, `xlnx,addrwidth`는 bit 단위 addressing 크기, `dma-ranges`는 `<dma_addr cpu_addr max_len>` 형식입니다.

`dma-channel` child node는 적어도 하나가 필요하고 device당 최대 두 개를 둘 수 있으며 각 DMA channel 속성을 기술합니다. `clocks`는 공통 clock 바인딩을 따르는 input clock specifier이고 `clock-names`는 input clock 이름 목록입니다.

VDMA에서 `s_axi_lite_aclk`는 필수이고 `m_axi_mm2s_aclk`, `m_axi_s2mm_aclk`, `m_axis_mm2s_aclk`, `s_axis_s2mm_aclk`는 선택입니다. CDMA에서는 `s_axi_lite_aclk`와 `m_axi_aclk`가 필수입니다. AXI DMA와 MCDMA에서는 `s_axi_lite_aclk`가 필수이고 `m_axi_mm2s_aclk`, `m_axi_s2mm_aclk`, `m_axi_sg_aclk`는 선택입니다.

VDMA의 필수 `xlnx,num-fstores`는 hardware에 구성된 framebuffer 수입니다. AXI DMA와 MCDMA의 선택 `xlnx,sg-length-width`는 hardware의 length register bit width이며 8~26을 허용합니다. 누락되거나 잘못되면 모든 IP version이 지원하는 최대 공통값 23을 기본값으로 사용합니다.

AXI DMA의 선택 `xlnx,axistream-connected`는 DMA가 AXI stream IP에 연결되었는지 나타냅니다. `xlnx,irq-delay`는 0~255의 interrupt delay timeout이며 0은 delay timer interrupt를 끕니다. 한 timeout interval은 SG clock period의 125배입니다.

VDMA의 선택 `xlnx,flush-fsync`는 frame sync 때 flush할 channel을 지정합니다. 값 1은 두 channel 모두, 2는 MM2S channel, 3은 S2MM channel을 flush합니다.

DMA channel child 속성

VDMA child `compatible`은 `xlnx,axi-vdma-mm2s-channel` 또는 `xlnx,axi-vdma-s2mm-channel`, CDMA는 `xlnx,axi-cdma-channel`, AXI DMA와 MCDMA는 `xlnx,axi-dma-mm2s-channel` 또는 `xlnx,axi-dma-s2mm-channel`이어야 합니다.

필수 `interrupts`는 channel별 VDMA interrupt이고, `xlnx,datawidth`는 32, 64, …, 1024 가운데 stream data width입니다. 선택 `xlnx,include-dre`는 hardware에 Data Realignment Engine이 구성되었음을 나타냅니다.

VDMA child의 선택 `xlnx,genlock-mode`는 hardware Genlock synchronization 활성 여부, `xlnx,enable-vert-flip`은 S2MM path의 vertical flip 활성 여부입니다. MCDMA child의 선택 `dma-channels`는 child node의 DMA channel 수입니다.

AXI VDMA 예제

예제 AXI VDMA는 register 영역 `0x40030000`/`0x10000`, 1-cell DMA specifier, 1 GiB DMA range, framebuffer 8개, 양방향 flush, 32-bit address와 다섯 clock을 선언합니다. MM2S와 S2MM child channel은 각각 interrupt 54와 53, 64-bit data width를 사용합니다.

axi_vdma_0: axivdma@40030000 {
        compatible = "xlnx,axi-vdma-1.00.a";
        #dma_cells = <1>;
        reg = < 0x40030000 0x10000 >;
        dma-ranges = <0x00000000 0x00000000 0x40000000>;
        xlnx,num-fstores = <0x8>;
        xlnx,flush-fsync = <0x1>;
        xlnx,addrwidth = <0x20>;
        clocks = <&clk 0>, <&clk 1>, <&clk 2>, <&clk 3>, <&clk 4>;
        clock-names = "s_axi_lite_aclk", "m_axi_mm2s_aclk", "m_axi_s2mm_aclk",
                      "m_axis_mm2s_aclk", "s_axis_s2mm_aclk";
        dma-channel@40030000 {
                compatible = "xlnx,axi-vdma-mm2s-channel";
                interrupts = < 0 54 4 >;
                xlnx,datawidth = <0x40>;
        } ;
        dma-channel@40030030 {
                compatible = "xlnx,axi-vdma-s2mm-channel";
                interrupts = < 0 53 4 >;
                xlnx,datawidth = <0x40>;
        } ;
} ;