요약·해설과 원문, 전문 번역을 서로 분리했습니다. API 이름, symbol, source path는 원문 표기를 사용합니다.
1. 요약·해설
원문의 핵심 논리와 kernel programming 관점의 보충 설명입니다. 아래의 전문 번역과는 별도로 작성했습니다.
2. 영어 원문 전체
번역 기준이 된 Linux v6.18.37 원문입니다. 줄 번호는 이 버전의 파일 좌표입니다.
원문 전체 펼치기
Device Tree Clock bindings for arch-vt8500
This binding uses the common clock binding[1].
[1] Documentation/devicetree/bindings/clock/clock-bindings.txt
Required properties:
- compatible : shall be one of the following:
"via,vt8500-pll-clock" - for a VT8500/WM8505 PLL clock
"wm,wm8650-pll-clock" - for a WM8650 PLL clock
"wm,wm8750-pll-clock" - for a WM8750 PLL clock
"wm,wm8850-pll-clock" - for a WM8850 PLL clock
"via,vt8500-device-clock" - for a VT/WM device clock
Required properties for PLL clocks:
- reg : shall be the control register offset from PMC base for the pll clock.
- clocks : shall be the input parent clock phandle for the clock. This should
be the reference clock.
- #clock-cells : from common clock binding; shall be set to 0.
Required properties for device clocks:
- clocks : shall be the input parent clock phandle for the clock. This should
be a pll output.
- #clock-cells : from common clock binding; shall be set to 0.
Device Clocks
Device clocks are required to have one or both of the following sets of
properties:
Gated device clocks:
Required properties:
- enable-reg : shall be the register offset from PMC base for the enable
register.
- enable-bit : shall be the bit within enable-reg to enable/disable the clock.
Divisor device clocks:
Required property:
- divisor-reg : shall be the register offset from PMC base for the divisor
register.
Optional property:
- divisor-mask : shall be the mask for the divisor register. Defaults to 0x1f
if not specified.
For example:
ref25: ref25M {
#clock-cells = <0>;
compatible = "fixed-clock";
clock-frequency = <25000000>;
};
plla: plla {
#clock-cells = <0>;
compatible = "wm,wm8650-pll-clock";
clocks = <&ref25>;
reg = <0x200>;
};
sdhc: sdhc {
#clock-cells = <0>;
compatible = "via,vt8500-device-clock";
clocks = <&pllb>;
divisor-reg = <0x328>;
divisor-mask = <0x3f>;
enable-reg = <0x254>;
enable-bit = <18>;
};
3. 한국어 전문 번역
영어 원문의 문단 순서와 의미를 유지한 전체 번역입니다. 코드, 함수명, symbol과 URL은 원문 표기를 유지합니다.
VT8500/WM PLL과 device clock
1-25arch-vt8500 clock 바인딩입니다. 공통 clock 바인딩을 사용하며 PLL compatible은 `via,vt8500-pll-clock`, `wm,wm8650-pll-clock`, `wm,wm8750-pll-clock`, `wm,wm8850-pll-clock`, device clock compatible은 `via,vt8500-device-clock`입니다.
PLL clock의 `reg`는 PMC base 기준 control register offset이고 `clocks`는 reference-clock parent입니다. Device clock의 `clocks`는 PLL output parent입니다. 두 provider 모두 `#clock-cells`는 0입니다.
Reference clock에서 PLL과 gated/divided device clock으로 이어집니다.
Gated 및 divisor device clock
26-49Device clock은 gated clock 속성 집합과 divisor clock 속성 집합 중 하나 또는 둘 다 가져야 합니다.
Gated device clock의 `enable-reg`는 PMC base 기준 enable register offset이고 `enable-bit`는 그 register에서 clock enable/disable을 제어하는 bit입니다.
Divisor device clock의 `divisor-reg`는 PMC base 기준 divisor register offset입니다. 선택적인 `divisor-mask`는 divisor field mask이며 생략하면 0x1f가 기본값입니다.
Gate와 divisor 속성 집합은 독립적이며 함께 사용할 수 있습니다.
25 MHz reference, PLL과 SDHC 예제
50-74예제는 25 MHz fixed clock을 WM8650 PLL의 parent로 연결합니다. SDHC device clock은 PLLB를 parent로 사용하고 divisor register 0x328, mask 0x3f, enable register 0x254의 bit 18을 지정합니다.
ref25: ref25M {
#clock-cells = <0>;
compatible = "fixed-clock";
clock-frequency = <25000000>;
};
plla: plla {
#clock-cells = <0>;
compatible = "wm,wm8650-pll-clock";
clocks = <&ref25>;
reg = <0x200>;
};
sdhc: sdhc {
#clock-cells = <0>;
compatible = "via,vt8500-device-clock";
clocks = <&pllb>;
divisor-reg = <0x328>;
divisor-mask = <0x3f>;
enable-reg = <0x254>;
enable-bit = <18>;
};
요약과 해설
vt8500.txt:1-74PMC register offset 기반 PLL, gate와 divisor 제어를 설명합니다.